Onderzoekers van de University of California denken dat een andere chiparchitectuur, waarbij logische poorten niet op Boolean gebaseerd zijn, de oplossing is om grafeen te kunnen gebruiken in chipproductie. Tot nu toe levert het creëren van grafeenchips problemen op door het ontbreken van een verboden zone tussen energielagen.

Twijfels bij silicium-alternatief

Met behulp de verboden zone kunnen schakelingen daadwerkelijk schakelen. Deze kloof tussen energiebanden waar elektronen niet in kunnen bestaan, is niet aanwezig bij grafeen. Hierdoor zijn schakelingen niet volledig 'uit' te schakelen.

In het verleden is er daarom bij halfgeleiders op een substraat van grafeen geëxperimenteerd met andere doteringen en manieren om energielekkages te voorkomen, tot nu toe met weinig succes. Er lekken daarbij te veel elektronen weg, zodat de potentiële snelheidswinst van grafeen niet kan worden behaald.

Volgens de onderzoekers is het uitblijven op een doorbraak in de halfgeleidertoepassing de oorzaak dat mensen twijfelen of grafeen wel bruikbaar is als silicium-alternatief voor snellere chips.

Differentiaalweerstand bekeken

De wetenschappers stellen dan ook dat het simpelweg proberen te imiteren van silicium-schakelingen – maar dan op een grafeensubstraat – geen effect heeft. Nieuw onderzoek gooit het over een heel andere boeg en stapt af van logische poorten die Boolean-operaties hanteren, waarbij geschakeld wordt tussen aan en uit, oftewel 1 en 0.

Een heel andere aanpak is door te kijken naar de differentiaalweerstand van de chip. Met de verschillen in het voltage in grafeen stellen de wetenschappers voor om een non-Boolean logische architectuur op te zetten.

Nieuwe soort logische poort

De onderzoekers hebben op nanoschaal geëxperimenteerd met negatieve differentie om zo verschillende waardes te kunnen bepalen op de schakelingen van grafeen (G-FET) (PDF). De dip in het voltage als er energie door het grafeen wordt gestuurd wordt gemeten en gebruikt als vervanging voor het schakelen.

Met deze meetmethode kunnen verschillende G-FET’s worden gecombineerd om een logische poort te creëren. Volgens de University of California houdt dit een hele conceptuele verandering in voor onderzoekers die kijken naar de haalbaarheid van grafeentransistors.

Klik voor groot

Bron: University of California

Een schematisch overzicht van de voorgestelde non-Booelan logische poort.